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阻挡层要有良好热稳定性和阻挡性能，与铜以及介电材料要具有良好的黏附性；阻挡层工艺要做到良好的侧壁覆盖率，良好的薄膜连续性。经过很多研究者的尝试和分析，钽作为阻挡层材料有很多优于其他材料的特性，如今应用最为广泛的也是Ta或TaN。我们知道阻挡层材料有很高的阻值，阻挡层的使用增加了连线的电阻，对通孔的电阻有决定性的影响。在达到预期阻挡性能的前提下，我们要适当控制阻挡层的厚度。TaN 本身的结构会...

早先的预清洁是利用Ar物理轰击作用。利用电容耦合器件在基底上加载一个偏压，被感应耦合线圈离化的Ar（Ar+）在偏压的作用下加速撞击通孔底部，氧化铜和其他一些残留物会被溅射出来。但是这种方法有一个显著的问题，即从通孔底部溅射出来的铜会沉积到侧壁上，这部分铜和层间电介质材料直接接触，很容易扩散到电介质材料中，造成电路失效。现在比较先进的制程（90nm 以下）预清洁系统都是用反应预清洁（react...

w plug 现在都采用有较高填洞能力的CVD工艺，主要有两个步骤，第一步是形核（nucleation），第二步是体沉积（bulk deposition）。为了降低阻值，业界针对这两步做了大量的工作。对于形核层，有两个主要的方向：①尽量减少形核层的厚度，因形核层的阻值较体层高，所以要在满足填洞能力的要求下尽量减少形核层的厚度。②增大形核层的晶粒度，晶粒越大，阻值越低。传统的 WCVD工艺的 ...

受 gapfill能力的限制，PVD TiN 工艺只能用到 o.25μm，从 0.18μm 开始采用 MOCVD工艺，包含薄膜沉积和等离子处理（plasma treatment）两个步骤，可以多次循环。沉积的基本反应是四二甲基胺钛（TDMAT）在一定温度和压力下分解，生成TiN。这时形成的 TiN 由于含有大量的杂质（碳和氧含量各约20%），薄膜疏松且电阻率非常高，最高可达50000μΩ•c...

为了解决 glue layer 厚度与填洞要求的矛盾，业界的主要努力集中在提高阶梯覆盖率方面，在不改变沉积厚度的前提下，尽量增加生长在侧壁的薄膜厚度。对于Ti，一直采用PVD工艺。对于早期PVD 工艺，由于粒子（原子和离子）到wafer表面的入射没有很好的方向性。contact 顶部接触角比底部大，而且由于侧壁对底部的遮挡效应（shadow effect），顶部沉积的原子就比底部多，在 co...

在进行 Ti/TiN沉积之前，wafer 还要进行前处理，一是加热（degas） 去除 ILD layer 里的水汽和从上道工艺可能残留下来的聚合物（polymer），二是用氩气进行离子轰击（Ar pre-clean）去除 wafer 表面的氧化物。传统的 degas chamber 一般采用灯泡（lamp）加热，到了300mm时，出现了加热效率更高 DMD （Dual-Mode Degas...

接触窗（contact window）由两部分构成，一部分是作黏合层的 Ti/TiN（glue layer），另一部分是接触孔的填充物钨栓（W plug）。主要目标是在不出现填洞问题的前提下，RC尽可能低。本节介绍业界在提高填洞能力和降低RC方面的历史、现状和未来的发展。针对 glue layer，主要介绍提高台阶覆盖率（step coverage），侧重机台（tool）在硬件（hardwa...

盖帽层（cap layer）TiN 主要是为了保护 Ni-Pt 薄膜，对阶梯覆盖率和不对称性的要求较低，因此，通常采用标准的 PVD方式，其反应腔的结构简图如图 6.16所示。

当集成电路技术发展到 65nm 以下时，必须使用 Ni silicide。但如果使用纯镍的薄膜作为形成 silicide 的金属，由于镍原子的扩散能力很强，则会在源漏极上出现如图6.12 所示的侵蚀（encroachment）缺陷。Encroachment 缺陷会增加漏电，降低良率。因此，在实际的集成电路制造工艺中，常常采用含销 5~10atom%的镍销合金作为形成 silicide 的金属...

当集成电路技术发展到 65nm 以下时，传统的预清洁处理（preclean）方式 HF dip 和 Ar sputter 已经不能满足制程的需要了，必须采用先进的SiCoNi预清洁处理腔。它主要包括两个步骤：刻蚀（etch） 和升华（sublimation）。NF3和 NH3在 plasma 的作用下产生活性粒子，活性粒子在低温条件下与硅片上的SiO2发生反应生成易升华的化合物（NH4）2S...