W plug 制程-----------纳米集成电路制造工艺 张汝京等 编著

w plug 现在都采用有较高填洞能力的CVD工艺，主要有两个步骤，第一步是形核（nucleation），第二步是体沉积（bulk deposition）。为了降低阻值，业界针对这两步做了大量的工作。

对于形核层，有两个主要的方向：①尽量减少形核层的厚度，因形核层的阻值较体层高，所以要在满足填洞能力的要求下尽量减少形核层的厚度。②增大形核层的晶粒度，晶粒越大，阻值越低。传统的 WCVD工艺的 nucleation 主要是SiH₄和 WF₆在一定温度和压力下进行混合反应，到30nm 厚时才能体沉积提供均匀的 nucleation layer，否则在体沉积时局部沉积过快，在 contact 中形成封口。

PNL（pulse nucleation layer）工艺是最早的改进工艺，主要采用了类似原子层沉积的概念，反应时先向 chamber 通入SiH₄，当SiH₄在基体表面平铺均匀后，再通入 WF₆，形成1nm 的钨层。这样的过程重复4~5次，就可以形成非常均匀的形核层，厚度约5nm，晶粒直径约30nm。PNL 的另一个主要措施是在SiH₄和 WF₆反应循环之前，先通入B₂H₆。SiH₄和 WF₆反应要在TiN 的催化作用下才能进行，这样 contact 中TiN覆盖不好的部位就会形成空洞。B₂H₆的特性是可以在SiO₂，TiN 和 Si 表面分解成B和H，然后再由B和WF₆反应形成 W，避免了因 TiN填洞差引起的空洞。

在 PNL 的基础上又有两个改进工艺LRW（low resistance W）和 PNLxT。LRW 是在PNL完成后加了一步B₂H₆和WF₆反应，主要作用是增大晶粒。PNLxT 是在 PNL 反应过程中通入H₂，主要作用是用H和WF₆带来的F反应，形成的HF 是气态被抽走，这样可以减少F对基体的攻击（attack），降低 volcano 产生的概率。为了进一步降低 nucleation layer 的厚度和增大 grain size，在LRW 的基础上又发展出了LRWxT 工艺，其完全用B₂H₆代替 SiH₄，最后总的 nucleation layer 只有约 1nm,grain size 可达280nm,resistance 比 PNL可降低 40％。

对于 bulk deposition，主要的改进工艺是coolfill，顾名思义就是把反应温度降低，从而降低沉积速率以提高填洞能力，但 grain size 略有变小，使 resistance有3%的增加。

一般而言，为了降低 contact resistance，希望能使高阻的glue layer 尽量薄。但事实上，gqlue layer 的 grain size 会影响 W的 grain size，而 glue layer 的 grain size 又受 glue layer 厚度的影响，同时 glue layer 的 Ti变薄也会使 Ti gettering 作用下降，从而使整个 contact 的resistance 变大。所以在实践中，要去做试验去发现合适的 glue layer 厚度。