镍铂合金沉积-----------纳米集成电路制造工艺 张汝京等 编著

当集成电路技术发展到 65nm 以下时，必须使用 Ni silicide。但如果使用纯镍的薄膜作为形成 silicide 的金属，由于镍原子的扩散能力很强，则会在源漏极上出现如图6.12 所示的侵蚀（encroachment）缺陷。Encroachment 缺陷会增加漏电，降低良率。因此，在实际的集成电路制造工艺中，常常采用含销 5~10atom%的镍销合金作为形成 silicide 的金属。

随着技术的发展，除了需要 Ni-Pt 合金之外，传统的PVD镀膜的机台已经不再满足制程的需要。尤其是当发展到 65nm 时，线宽进一步缩小，镀膜之前的深宽比（aspect ratio）进一步增加，这就要求镀Ni-Pt薄膜的机台具有比较好的台阶覆盖率（step coverage），另外，物理气相沉积长膜方式会受到硅片上几何结构的影响而存在不对称性（asymmetry），对于槽（trench）和通孔（via）而言，离硅片中心较远的一边比较容易沉积，厚度较厚，而离硅片中心较近的一边由于受到侧壁的遮挡效应（shadow effect），厚度较薄，如图6.13所示。在对 Ni-Pt薄膜进行热处理形成硅化物的过程中，较厚的一边所形成的硅化物的厚度较厚，严重的情况下甚至会钻到栅极（gate）下面，形成如图 6.14 所示的 encroachment defect，增加漏电，严重降低器件的良率。因此，必须使用型号为 ALPS（Advanced Low PressureSputtering）的 Ni-Pt 沉积腔。

与传统的 PVD 相比较，ALPS 主要有三个方面的改进以增强台阶覆盖率和降低不对称性。

（1）增加硅片和靶材之间的距离（long through），使从靶材上溅射出来的大角度的粒子沉积到反应腔的侧壁上，只有小角度的粒子可以到达硅片表面。

（2）降低反应压力（low pressure），压力越低，气体分子的平均自由程会越大，粒子的碰撞概率降低，这样可以确保更具有方向性的沉积。

（3）在硅片和靶材之间安装基环（ground ring），如图6.15（a）所示。基环可以将一些大角度的粒子过滤，确保到达硅片表面的都是小角度的粒子，以增加阶梯覆盖率和降低不对称性。当制程发展到 45nm时，线宽进一步缩小，ALPS 不再满足阶梯覆盖率和不对称性的要求，此时，需要对 ALPS 进行改进，采用 ALPS ESI（ Extend Salicide Integration）），用聚焦环（focus ring） 替代基环，见图 6.15（b）。