启闳半导体科技（江苏）有限公司

TsiHon Semicon Technology (JiangSu) Co,.LTD

阻挡层要有良好热稳定性和阻挡性能，与铜以及介电材料要具有良好的黏附性；阻挡层工艺要做到良好的侧壁覆盖率，良好的薄膜连续性。经过很多研究者的尝试和分析，钽作为阻挡层材料有很多优于其他材料的特性，如今应用最为广泛的也是Ta或TaN。我们知道阻挡层材料有很高的阻值，阻挡层的使用增加了连线的电阻，对通孔的电阻有决定性的影响。在达到预期阻挡性能的前提下，我们要适当控制阻挡层的厚度。TaN 本身的结构会...

早先的预清洁是利用Ar物理轰击作用。利用电容耦合器件在基底上加载一个偏压，被感应耦合线圈离化的Ar（Ar+）在偏压的作用下加速撞击通孔底部，氧化铜和其他一些残留物会被溅射出来。但是这种方法有一个显著的问题，即从通孔底部溅射出来的铜会沉积到侧壁上，这部分铜和层间电介质材料直接接触，很容易扩散到电介质材料中，造成电路失效。现在比较先进的制程（90nm 以下）预清洁系统都是用反应预清洁（react...

w plug 现在都采用有较高填洞能力的CVD工艺，主要有两个步骤，第一步是形核（nucleation），第二步是体沉积（bulk deposition）。为了降低阻值，业界针对这两步做了大量的工作。对于形核层，有两个主要的方向：①尽量减少形核层的厚度，因形核层的阻值较体层高，所以要在满足填洞能力的要求下尽量减少形核层的厚度。②增大形核层的晶粒度，晶粒越大，阻值越低。传统的 WCVD工艺的 ...

受 gapfill能力的限制，PVD TiN 工艺只能用到 o.25μm，从 0.18μm 开始采用 MOCVD工艺，包含薄膜沉积和等离子处理（plasma treatment）两个步骤，可以多次循环。沉积的基本反应是四二甲基胺钛（TDMAT）在一定温度和压力下分解，生成TiN。这时形成的 TiN 由于含有大量的杂质（碳和氧含量各约20%），薄膜疏松且电阻率非常高，最高可达50000μΩ•c...

为了解决 glue layer 厚度与填洞要求的矛盾，业界的主要努力集中在提高阶梯覆盖率方面，在不改变沉积厚度的前提下，尽量增加生长在侧壁的薄膜厚度。对于Ti，一直采用PVD工艺。对于早期PVD 工艺，由于粒子（原子和离子）到wafer表面的入射没有很好的方向性。contact 顶部接触角比底部大，而且由于侧壁对底部的遮挡效应（shadow effect），顶部沉积的原子就比底部多，在 co...

在进行 Ti/TiN沉积之前，wafer 还要进行前处理，一是加热（degas） 去除 ILD layer 里的水汽和从上道工艺可能残留下来的聚合物（polymer），二是用氩气进行离子轰击（Ar pre-clean）去除 wafer 表面的氧化物。传统的 degas chamber 一般采用灯泡（lamp）加热，到了300mm时，出现了加热效率更高 DMD （Dual-Mode Degas...

接触窗（contact window）由两部分构成，一部分是作黏合层的 Ti/TiN（glue layer），另一部分是接触孔的填充物钨栓（W plug）。主要目标是在不出现填洞问题的前提下，RC尽可能低。本节介绍业界在提高填洞能力和降低RC方面的历史、现状和未来的发展。针对 glue layer，主要介绍提高台阶覆盖率（step coverage），侧重机台（tool）在硬件（hardwa...

盖帽层（cap layer）TiN 主要是为了保护 Ni-Pt 薄膜，对阶梯覆盖率和不对称性的要求较低，因此，通常采用标准的 PVD方式，其反应腔的结构简图如图 6.16所示。

当集成电路技术发展到 65nm 以下时，必须使用 Ni silicide。但如果使用纯镍的薄膜作为形成 silicide 的金属，由于镍原子的扩散能力很强，则会在源漏极上出现如图6.12 所示的侵蚀（encroachment）缺陷。Encroachment 缺陷会增加漏电，降低良率。因此，在实际的集成电路制造工艺中，常常采用含销 5~10atom%的镍销合金作为形成 silicide 的金属...

当集成电路技术发展到 65nm 以下时，传统的预清洁处理（preclean）方式 HF dip 和 Ar sputter 已经不能满足制程的需要了，必须采用先进的SiCoNi预清洁处理腔。它主要包括两个步骤：刻蚀（etch） 和升华（sublimation）。NF3和 NH3在 plasma 的作用下产生活性粒子，活性粒子在低温条件下与硅片上的SiO2发生反应生成易升华的化合物（NH4）2S...

图6.6是标准的Endura 物理气相沉积（PVD）镍-铂合金薄膜的机台结构，主要包括三部分：预清洁处理腔（preclean）、镍-铂（Ni-Pt）合金薄膜沉积腔和盖帽层（cap layer）TiN沉积腔。其中根据具体工艺需要，每种腔室可以有一个或多个，以达到最佳的工艺速度。这些工艺腔室被集成在两个较大的公用腔室上，所有的腔室都是高真空的，要达到10-6托以下，并采用逐级真空，其中，反应腔的...

随着铪基高k材料的引入，人们发现高k介质与多晶硅栅极的兼容性一直是影响高k材料使用的一个障碍。因为栅极的一个关键特性是它的功函数，即自由载流子逃逸所需要的能量。功函数决定器件的阈值电压Vt。传统的栅介电材料SiO2或SiON采用多晶硅为栅极，功函数取决于多晶硅的掺杂浓度。半导体制造商可以根据设计需要很容易地改变多晶硅掺杂浓度来得到所需的阈值电压。然而随着铪基高k材料的引入，人们发现如果继续使...

从上面几节中，我们可以看到应力效应不仅可以用来提高NMOS 器件性能，而且也可以用来提高 PMOS 器件性能。除此之外，还有许多报道使用应力效应提升技术来更进一步地提高器件性能的方法。本节将介绍应力效应提升技术中的两个：一个是通过去除虚拟栅电极的方法来提高嵌入式锗化硅所产生的压应力；另一个方法是通过部分去除侧墙以使得双极应力刻蚀阻挡层薄膜更加接近沟道，从而提高应力效果。在一个具有嵌入式锗化硅...

我们在5.1节中曾提到，对于硅衬底为（100）晶面的半导体器件，应力加载于载流子隧道，可对器件驱动电流产生极大的影响。对于 NMOS器件而言，拉应力可以显著提升＜110＞和＜100＞晶向沟道的电子迁移率；而压应力则只对＜110＞晶向的空穴起作用，对于<100＞晶向沟道的空穴作用可以忽略不计。在CMOS工艺流程中，通常会采用一种有等离子增强化学气相沉积生长的氮化硅，作为半导体器件和后段互连线之...

用等离子增强气相沉积技术制备的氮化硅薄膜，在半导体工业界已经被广泛应用，其沉积工艺也非常成熟。本节主要着眼于介绍应力记忆技术所采用的高拉应力氮化硅及其性质以及氮化硅性质的演变对应力记忆效应产生的影响。通常沉积氮化硅有两种方案，其反应方程式如下：需要说明的是，由于 NH3比N2更易于解离，所以式（5-3）的反应中，大部分N离子来源于 NH3，N2主要起稀释和平衡气压的作用，但也会参与反应。式（...

依照前面对于 SMT的大致分类，本节将针对主流SMT 的工艺流程展开介绍。前面曾提及传统的SMT技术会降低PMOS 器件的驱动电流，针对这个问题的改善，业界又提出了两种解决途径，下面将逐一进行阐述。由于传统 SMT 对于 NMOS 器件性能有显著提升，而对PMOS 性能却有一定程度的损害。通常的思路是选择性去除PMOS 区域的高应力氮化硅，具体工艺流程如图 5.11所示。SMT实际上是在侧墙...

在业界早期的探索中，SMT 出现了许多流派：（1）源、漏极离子注入完成之后，采用低应力水平的膜层（如二氧化硅）作为保护层，对多晶硅栅极进行高温退火；（2）源、漏极离子注入完成之后，采用高应力水平的膜层（如高应力氮化硅）作保护层，再对多晶硅栅极进行高温退火；（3）沉积高应力水平的膜层之后，直接做高温退火，而不采用预先的离子注入非晶化过程。在这三大流派下面，还有很多具体的分支，诸如离子注入的条件...

在上一节中，我们已经知道嵌入式锗硅源漏工艺通过提高空穴迁移率的方法，在提高PMOS 器件的性能上面扮演了重要角色。相应地，嵌入式碳硅源漏工艺可以提高NMOS 器件的性能。这是由于碳原子的晶格常数小于硅原子，我们把碳原子放入源漏区单晶硅晶格中所产生的拉应力会作用于 NMOS沟道，从而提高电子的迁移率，相对应地，如图5.6所示，它就增加了 NMOS 器件的驱动电流。正是由于碳的晶格常数远小于硅（...

嵌入式锗硅工艺（embedded SiGe process）被广泛使用于90nm 及以下技术中的应力工程，利用锗、硅晶格常数的不同所产生的压应力（compressive stress），嵌入在源漏区，提高PMOS 空穴的迁移率和饱和电流。硅的晶格常数是 5.43095A，锗的晶格常数是 5.6533A，硅与锗的不匹配率是4.1%，从而使得锗硅的晶格常数大于纯硅，在源漏区产生压应力。锗硅工艺有...

在65nm、90nm 和 130nm 技术所用的 copper barrier and etching stop layer 介电常数材料的k值是5.1左右。对于 45nm 和 32nm 技术，为了减少介电常数材料的k值对RC delay 的影响，采用bilayer etching stop layer and copper barrier 介电常数材料。第一层仍然采用k值是5.1薄膜材料，...

低介电常数层间绝缘膜（低k材料）的用途为减小布线间的电容。布线间的电容与绝缘膜的相对介电常数和布线的横截面积成正比，与布线间隔成反比。伴随加工技术的微细化，布线横截面积和布线间隔越来越小，结果导致布线间电容的增加。因此，为了在推进加工技术微细化的同时又不至于影响到信号传输速度，必须导入低k材料以减小线间电容，从而可以很好地减少电信号传播时由于电路本身的阻抗和容抗延迟所带来的信号衰减。为了获得...

式中，R是连接导线的电阻，其中一些常见金属导体的电阻（单位 μΩ•cm）如下：W/AI 合金的电阻是4；Al 合金的电阻是3；Cu电阻是1.7。C与绝缘体（insulator）的介电常数相关，列举一些常见绝缘材料的介电常数：SiO2的介电常数是4；fluorine silicon glass 的介电常数是 3.5；black diamond 的介电常数是3。互连中导线的电阻（R）可以用下面的...

像所有其他 SACVD O3-TEOS工艺一样，HARP 沉积工艺也对衬底材料表现出了很高的敏感性。如表4.7所示，HARP 在SiO2上比在SiN上的沉积速率慢。这种敏感性与温度、O3-TEOS比例以及压力有非常强的关系，所以当评价 HARP 在 CMP 的沟槽中的loading 时，HARP 的表面敏感性也需要被考虑在内。Qimonda 等公司报道了利用SATEOS 对衬底的敏感性，实现...

与具有压缩薄膜应力的HDP 不同，空白片沉积的HARP薄膜具有拉伸应力，经过高温退火后，应力由拉伸转压缩（见图 4.23）。但是对于图形化的硅片，AMAT通过测定图形化后硅片的弯曲程度，分别得到薄膜沉积后，退火后以及化学机械抛光后的硅片所受应力状态，如图 4.24所示。沉积后与退火后结果与空白片结果类似，但是机械抛光后 HDP会产生一个非常高的压应力，但是HARP会对有源区产生拉应力，而且退...

由于SACVD形成的SiO2薄膜质量较差，所以在用于浅沟槽隔离时，在薄膜沉积完成后需要进行高温的退火以提高薄膜的密度和吸潮性。目前退火主要包括：水蒸气退火＋N2干法退火或N2干法退火。在高温退火的过程中，由于薄膜中存在氧（薄膜中残存的或吸潮形成的O-H键），沟槽间的有源区会被进一步氧化而使得有源区面积损失；而水蒸气退火更会使得活性Si面积损耗得更加严重。可以通过降低蒸气退火的温度或/和减少退...

然而，HARP工艺的填充能力不仅受沉积中 O3-TEOS 比值的影响，更受到沟槽轮廓的强烈影响。以STI 为例，SACVD沉积的保形性很高，所以 HARP工艺主要采用坡度≤86°的V形沟槽形貌，保证STI沟槽的上端处于开口状态，以完成自底向上的填充（见图4.21）。V形STI可以很容易获得良好的HARP 填充效果。而U形的或凹角沟槽形貌会导致在STI 被 HARP薄膜填满之前，STI沟槽的...

对于技术节点为亚 65nm、器件深宽比大于8的结构来说，人们发现用这种多步的沉积-刻蚀虽然能够改善HDP的填充能力，但是会使工艺变得非常复杂，沉积速度变慢，而且随着循环次数的增加，刻蚀对衬底的损伤会变得更加严重。因此O3-TEOS 基的亚常压化学汽相沉积（SACVD）工艺再次提出被用于沟槽填充，由于它可以实现保形生长，所以具有很强的填充能力（深宽比＞10）。但是由于SACVD是一种热反应过程...

大家好啊，我是老陈，最近台积电的前高管蒋尚义说了一句话，让整个芯片行业都炸锅了他直言不讳地警告:中国芯片的目标不是简单的崛起，而是要通吃全球市场 。这话听起来是不是有点夸张，今天就和大家聊聊这背后到底是怎么回事。说到"通吃”，很多同学可能以为是要在最先进的3纳米、2纳米技术上全面超越。实际上，中国芯片企业选择了一条更聪明的路径:从成熟制程入手，用规模化优势重新定义游戏规则。当别人还在为7纳米...

图4.18 是一个典型的多步沉积-刻蚀 HDP-CVD的工艺。与一般的 HDP相似，主要通过SiH4和O2反应来形成SiO2薄膜。但是沉积过程的要求与传统的 HDP 不同，传统的HDP-CVD 要求侧壁沉积尽可能薄以提供足够的开口使反应粒子可以到达沟槽底部，最大限度实现从底部到顶部的填充。但是多步 DEP-ETCH 的 HDP-CVD 主要是以SiO2的刻蚀为主导的，因此轮廓结构的控制更重要...

另外，在 HDP-CVD 中的物理轰击遵循碰撞中的动量守恒原理，因此被溅射出的物质存在一定角度。随着沟槽开口尺寸变小，当轰击离子质量较大时，被轰击掉的部分会有足够的能量重新沉积到沟槽侧壁另一侧某一角度处，使得这些地方薄膜堆积，过多的堆积将会造成沟槽顶部在没有完全填充前过快封口（见图4.17）。随着器件尺寸减小，填充能力的挑战越来越大。为了减少物理轰击造成的再沉积，HDP 中的轰击气体主要经历...

如前所述，HDP-CVD 工艺最主要的应用也是其最显著的优势就是间隙填充，如何选择合适的工艺参数来实现可靠无孔的间隙填充就成为至关重要的因素。在半导体业界，普遍采用沉积刻蚀比（DS ratio）作为衡量HDP-CVD工艺填孔能力的指标。沉积刻蚀比的定义是沉积刻蚀比=总沉积速率/刻蚀速率=（净沉积速率＋刻蚀速率）/刻蚀速率实现对间隙的无孔填充的理想条件是在整个沉积过程中始终保持间隙的顶部开放，...

HDP-CVD 可用于金属形成前或形成后。某些金属如 NiSix 或AI 会对形成后的工艺温度有一定限制，而在 HDP-CVD 反应腔中高密度等离子体轰击硅片表面会导致很高的硅片温度，另外，高的热负荷会引起硅片的热应力。对硅片温度的限制要求对硅片进行降温，在 HDP-CVD 反应腔中是由背面氦气冷却系统和静电卡盘（electrostatic chuck）共同在硅片和卡盘之间形成一个热传导通路...

在HDP-CVD工艺问世之前，大多数芯片厂普遍采用等离子体增强化学气相沉积（PE-CVD）进行绝缘介质的填充。这种工艺对于大于 0.8um 的间隔具有良好的填孔效果，然而对于小于 0.8μm的间隔，用 PE-CVD 工艺一步填充这么高的深宽比（定义为间隙的深度和宽度的比值）的间隔时会在间隔中部产生夹断（pinch-off）和空穴（见图4.12）。其他一些传统 CVD 工艺，如常压 CVD（A...

高k介质的另一个挑战是Vt的调节。多晶硅栅极可以通过不同的掺杂实现（P型和N型），金属栅极则需要找到适合PMOS和NMOS 的具有不同功函数的金属材料。不幸的是大多数栅极金属材料在经过源/漏高温热处理后，功函数都会漂移到带隙中间，从而失去Vt调节的功用（详述见金属栅极章节）。所以对于先栅极工艺，通常采用功函数位于带隙中间的金属（如TiN），而通过在高k介质上（或下）沉积不同的覆盖层来调节Vt...

高k介质的一个挑战是维持器件的高驱动电流，如前所述，在高k介质上面采用金属电极取代多晶硅，可以减少沟道内电子迁移率损失，但还需要在高k介质和 Si 基底之间加入SiO2/SiON 作为界面缓冲层，进一步改善电子迁移率。界面层还有助于界面的稳定性和器件的可靠性，因为在以前多个技术节点，SiO2/SiON 与Si基底界面的优化已经研究得十分深入了。当然，界面层的存在也有不利的一面，它使得整体栅极...

如何选择高k介质呢？首先高的k值是一个主要的指标。表4.6列出了候选的介质和它们的k值。根据材料的化学成分、制备方法和晶体结构等条件的不同，同一种材料可能具有不同的k值。除了高的k值，介质同时还必须考虑材料的势垒、能隙、界面态密度和缺陷、材料的化学和热稳定性、与标准CMOS工艺的兼容性等因素。HfO2族的高k介质是目前最有前途的选择之一（其次是 ZrO2族的高k介质）。在高k介质研究的前期，...

2007年1月27日，Intel 公司宣布在45nm 技术节点采用高k介质和金属栅极并进入量产，这是自20世纪60年代末引入多晶硅栅极后晶体管技术的最大变化。很快地，IBM公司于2007年1月30日也宣布用于生产的高k介质和金属栅极技术。在32nm 和 28nm技术节点，已经有越来越多的公司采用这一技术。为什么要采用高k栅极介质呢？器件尺寸按摩尔定律的要求不断缩小，栅极介质的厚度不断减薄，但...

跟二氧化硅比，氮掺杂的 SiON 栅极氧化层或氧化硅氮化硅叠加的栅极氧化层，其漏电流得到了大大的改善（可降低一个数量级以上），并且可以同时保持沟道里的载流子迁移率不变。时至今日，SiON栅极介电层还是45nm 以上CMOS 技术主流的栅极材料。在可预见的将来，氮氧化硅栅极氧化介电层会在现有技术基础上，不断提高工艺制程的控制水平，比如用较温和的等离子体来实现氮掺杂，以减少氮穿透SiO2到达硅衬...

跟超薄SiO2一样，当SiON氧化介电层越来越薄时，氮氧化硅膜厚、组成成分、界面态等对器件电学性能的影响越来越重要，同时这些薄膜特性的表征也越来越困难，往往需要几种技术结合起来使用。比如说传统的偏振光椭圆率测量仪除了要求量测的光斑大小越来越小，并具有减少外部环境玷污效应（airborne material contamination effect）的功能外，同时还需具备短波长的紫外光或远紫外...

氮氧化硅栅极氧化介电层主要是通过对预先形成的SiO2薄膜进行氮掺杂或氮化处理得到的，氮化的工艺主要有热处理氮化（thermal nitridation）和化学或物理沉积（chemical or physical deposition）两种。早期的氮氧化硅栅极氧化层的制备是用炉管或单一晶片的热处理反应室来形成氧化膜，然后再对形成的二氧化硅进行原位或非原位的热处理氮化，氮化的气体为N2O、NO或...

作为栅极氧化介电层从纯二氧化硅到 HfO，ZrO2等系列高介电常数薄膜的过渡材料，氮氧化硅为 CMOS技术从 0.18μm演进到45nm世代发挥了重要作用。时至今日，其技术不管是从设备、工艺、整合还是表征，都越来越成熟，越来越完善。之所以用氮氧化硅来作为栅极氧化介电层，一方面是因为跟二氧化硅比，氮氧化硅具有较高的介电常数，在相同的等效二氧化硅厚度下，其栅极漏电流会大大降低（见图4.1）；另一...

氧化硅薄膜和氮化硅薄膜是两种在CMOS工艺中广泛使用的介电层薄膜。氧化硅薄膜可以通过热氧化（thermal oxidation）、化学气相沉积（chemical vapor deposition）和原于层沉积法（Atomic Layer Deposition, ALD）的方法获得。如果按照压力来区分的话，热氧化一般为常压氧化工艺，常见的机器有多片垂直氧化炉管（oxide furnace，TE...

现有的晶体管都是基于 PN 结或肖特基势垒结而构建的。在未来的几年里，随着CMOS制造技术的进步，器件的沟道长度将小于 10nm。在这么短的距离内，为使器件能够工作，将采用非常高的掺杂浓度梯度。进入纳米领域，常规 CMOS 器件所面临的许多问题都与PN结相关。传统的按比例缩小将不再继续通过制造更小的晶体管而达到器件性能的提高。半导体工业界正努力从器件几何形状、结构以及材料方面寻求新的解决方案...

CIS 英文全名 CMOS （Complementary Metal-Oxide Semiconductor） Image Sensor，中文意思是互补性金属氧化物半导体图像传感器。CMOS 图像传感器虽然与传统的 CMOS电路的用途不同，但整个晶圆制造环节基本上仍采用CMOS工艺，只是将纯粹逻辑运算功能变为接收外界光线后转变为电信号并传递出去，因而具有CMOS 的基本特点和优势。不同于被动...

自1984年日本东芝公司提出快速闪存存储器的概念以来，平面闪存技术经历了长达30年的快速发展时期。一方面，为了降低成本，存储单元的尺寸持续缩小。但随着闪存技术进入1xnm 技术节点，闪存单元的耐久性和数据保持特性急剧退化，存储单元之间的耦合不断增大，工艺稳定性和良率控制问题一直无法得到有效解决，从而从技术上限制了闪存单元的进一步按比例缩小。另一方面，代替传统的浮栅闪存存储器，通过按比例缩小的...

磁性隧道结（MJT），通常是2层铁磁层夹着一层薄绝缘壁垒层，显示出双稳定态的隧穿磁电阻（TMR），作为MRAM 中的存储单元。TMR是由于“自由”的铁磁层相对于“固定”层自旋平行或反平行而产生的。CoFeB/MgO/CoFeB结构的MTJ可以产生高达约500%的 TMR比率（也就是说约5倍于传统基于 AI-O 的MIJT）。典型的 MRAM单元有1T-1MJT（即一个MJT 垂直在一个MOS...

双稳定态电阻开关效应被发现存在于钙钛矿氧化物（如 SrTiO3，SrZrO3（SZO），PCMO, PZTO）、过渡金属氧化物（如Ni-O,Cu-O, W-O, TiON,Zr-O,Fe-O）、固体电解质甚至聚合物中。开关机制（而不是结构相变）主要基于导电纤维的生长和破裂，这与金属离子、O离子/空穴、去氧化、电子俘获/反俘获（mott 过渡）、高场介电击穿和热效应有关。RRAM 单元主要包括...

相变存储器顺利 朝向低操作电压、高编程速度、低功耗、廉价和高寿（108～1014）的方向发展，这种技术有望在未来取代NOR/NAND 甚至是DRAM。相变存储器最常见的材料是在“蘑菇”形单元（见图3.23）中的带有掺杂（一些N和 O）的GST 硫化物合金（一种介于 GeTe 和Sb2Te3之间的伪二元化合物）。减小单元结构中用于转换无定形（高阻）和晶化（低阻）状态的底部加热器尺寸和材料的临界...

FeRAM基于电容中的铁电极化，（相对于传统的浮栅闪存）有低功耗、低操作电压（1V）、高写寿命（1012）和编程快（＜100ns）等优点。铁电 MiM 电容（见图3.21）可与后端制程（BEOL）集成，电容被完全封闭起来（避免由磁场强度引起的退化）。铁电电容的工艺流程如图3.22所示。FeRAM 中研究最多的材料是 PZT （PbZrxTixO3），SBT（SrBi2Ta2O9），BTO （...

闪存自1990年以来就作为主流 NVM被迅速推动发展，这也归结于数据非易失性存储、高速编程/擦写、高度集成等方面快速增长的需求。闪存是基于传统的多层浮栅结构（比如 MOSFET 的多层栅介质），通过存储在浮栅上的电荷来调制晶体管的阈值电压（代表数据1和0）。写和擦除的操作就简单对应为浮栅上电荷的增加和去除。目前的闪存大体有 NOR与NAND 两种结构，它们的集成度已达到Gb 量级，但局限也非...

DRAM 是精密计算系统中的一个关键存储器，并且在尺寸缩小和高级芯片设计的推动下向高速度、高密度和低功耗的方向发展。尽管DRAM 的数据传输速度已达到极限并且远远低于当前最新科技水平的微处理器，但它仍然是目前系统存储器中的主流力量。基于深槽电容单元或堆栈电容单元有两种最主要的DRAM 技术。图3.16说明了在CMOS 基准上添加深槽电容与堆栈电容流程来形成 DRAM的工艺流程。堆栈单元在CM...

伴随着CMOS器件工艺特征尺寸持续地按比例缩小到14nm 及以下技术节点以后，通过采用三维器件结构，从垂直方向进一步增大沟道宽度，进而增加沟道电流。这种具有垂直方向沟道的新颖三维晶体管被称为鳍式场效应晶体管或 FinFET。目前成熟的14nm节点制造工艺，在单一方向，晶圆上组成沟道的鳍片薄而长，宽为7~15nm，高15～30nm，重复间距40~60nm。图3.15 给出鳍式场效应晶体管集成制...

CMOS逻辑产品工艺流程是制造32nm 或更早工艺节点的主导工艺流程，如图3.14中左边所示。随着 CMOS工艺特征尺寸继续按比例缩小到28nm 及更小时，需要采用能够减少栅极漏电流和栅极电阻的高-k栅介质层和金属栅电极以提高器件速度。这些新功能通过采用栅最后形成或置換金属栅（Replacement Metal-Gate, RMG）工艺成功地整合到CMOS 制造工艺流程当中，它类似于栅先形成...

在高k金属栅之外，另一种等效扩充的方法是增加通过器件沟道的电子或空穴的迁移率。表2.5列举了一些提高器件载流子迁移率的手段及其对 PMOS或者 NMOS的作用。应力技术是提高MOS 晶体管速度的有效途径，它可改善NMOS晶体管电子迁移率和PMOS晶体管空穴迁移率，并可降低MOS 晶体管源/漏的，应变硅可通过如下3种方法获得：①局部应力工艺，通过晶体管周围薄膜和结构之间形成应力；②在器件沟道下...

射频集成电路 Radio Frequency Integrated Circuits（RFIC）

微机电系统制造（MEMS）

微波单片集成电路（MMIC）

湿法蚀刻（Wet Etching）

双极互补双扩散金属-氧化物一半导体集成电路，雙極-互補-雙擴散金氧半積體電路， Bipolar-CMOS-DMOS IC

侵入式攻击，侵入式攻擊，Invasive Attacks

一般认为，当硅材料的尺寸在1nm至数十纳米时，可以被称为“纳米硅”材料，包括硅纳米颗粒(Si Quantum Dots)、硅纳米线(Si Nanowire)、硅纳米管(Si Nanotube)和硅纳米带(Si Nanobelt) 等。

非晶硅(a-Si)是一种以共价无规则的网络原子结构组成的硅材料，即对一个单独的硅原子而言，它与周边的4个硅原子组成共价键，在近邻区域形成有规则的排列:但在更远一点的区域，硅原子则是无规则排列的。

单晶硅，又称硅单晶，是由单一籽晶(晶核)生长的单晶体的硅材料，它具有晶格完整、缺陷很少、杂质很少等特点，是集成电路的基体材料。

直拉硅片是用于制造集成电路的硅材料，分为硅抛光片和硅外延片两大类。常用的硅抛光片为p型、<100>晶向，电阻率为3～6Ω.cm、8~12Ω.cm、15~25Ω.cm等。常用的硅外延片是以重掺硼硅片为村底的外延片。

研磨液颗粒计数仅(Accusizer) 是利用单颗粒光学传感器(Signal Particle Optics Sensor, SPOS)对液体中的颗粒进行粒径测试并计数的一种分析仪器。

我们的生活环境中充满了各种各样能量，例如振动能、化学能、生物能、太阳能和热能等，但这些能量多数未被利用起来或者利用率极低。纳米发电机是基于规则的氧化锌纳米线，在纳米范围内将机械能转化成电能，号称世界…