嵌入式锗硅工艺-----------纳米集成电路制造工艺 张汝京等 编著

嵌入式锗硅工艺（embedded SiGe process）被广泛使用于90nm 及以下技术中的应力工程，利用锗、硅晶格常数的不同所产生的压应力（compressive stress），嵌入在源漏区，提高PMOS 空穴的迁移率和饱和电流。硅的晶格常数是 5.43095A，锗的晶格常数是 5.6533A，硅与锗的不匹配率是4.1%，从而使得锗硅的晶格常数大于纯硅，在源漏区产生压应力。

锗硅工艺有选择性锗硅和不选择性锗硅两种。CMOS 工艺流程中的嵌入式锗硅使用选择性锗硅工艺。在进行选择性锗硅工艺前，对NMOS 的地方需要采用氧化物或氮化物的保护层，然后在显影后，对 PMOS 进行硅衬底的刻蚀和残留聚合物的去除。

选择性锗硅外延薄膜需要采用的分析仪器包含：XRD用于厚度和浓度的离线测定，Auger/SIMS 用于浓度和深度分布的测定，SEM用于轮廓和形态的查看（profile and morphology top view），TEM 用于轮廓和晶格缺陷的查看（profile and dislocation defects），光学颗粒测定仪 （particle count）用于在线微粒和 haze 的标定，椭圆偏振仪（spectroscopic ellipsometry）用于锗硅厚度和锗含量的在线检测。另外可以采用拉曼（Raman）光谱的方法测定应力。

选择性锗硅工艺可以分为两种工艺流程，一种是在形成侧墙 offset 工艺之前嵌入锗硅（SiGe first process），另一种是在源漏扩展区和侧墙工艺形成后嵌入锗硅（SiGe last process），如图5.2所示。

选择性锗硅外延工艺（Selective Epitaxy Growth,SiGe SEG）一般包含酸槽预处理、原位氢气烘焙（in-situ H₂bake）、选择性锗硅外延三个步骤。酸槽预处理采用 HF 和 RCA 清洗的方法，去除硅刻蚀后表面的杂质。在原位氢气烘焙过程中，原生氧化物被去除，使得碳氧含量低于 3e¹⁸atom/cm³。然后进行选择性锗硅的外延，所采用的硅源有SiH₄、SiH₂Cl₂（DCS），锗源有 GeH_4，HCI 用于抑制锗硅形成于保护层上，氢气作为载气。在酸槽预处理后，需要控制在一定的时间内（如＜90min）进入原位烘焙腔体中，否则硅表面会产生氧化物，使得外延出来的锗硅有位错（dislocation） 和堆栈缺陷（stacking faults），导致 area leakage 偏高。原位氢气烘焙的温度在800°C以下不足以去除硅表面的碳氧杂质，使得area leakage 偏高。

选择性锗硅外延工艺使用的凹穴（recess cavity）形状（见图5.3）有：反向 sigma like ,box like，round like ，＜111> like 等。其中＜111> like 的凹穴形状难于形成堆栈缺陷。

选择性锗硅外延工艺锗含量有平直的（flat）和阶梯式的（graded，见图5.4）两种，还可以原位掺杂硼离子。锗含量是锗硅外延工艺的一个重要参数。高的锗含量可以得到高的应力，从而提高器件性能。然而，锗含量过高易造成位错，反而降低应力效果。阶梯式选择性锗硅外延工艺可以在避免位错的同时提高总体应力效果。锗硅工艺中的锗硅体积正比于应力，高的锗硅厚度可以得到高的应力，同时把毫秒退火工艺放在锗硅外延后可以比锗硅前的源漏退火获得更好的器件性能。

选择性锗硅工艺还需要处理不同版图的差异问题，同样的程式，在硅凹穴多的产品上会获得更低的浓度和更慢的生长速率。而在微观上，还需要处理不同区域的微观差异问题（micro-loading），特别是在SRAM 和逻辑区域。如图5.5所示，区域的微差异对生长速率和锗含量均有明显影响。