3D NAND----纳米集成电路制造工艺 张汝京等 编著

自1984年日本东芝公司提出快速闪存存储器的概念以来，平面闪存技术经历了长达30年的快速发展时期。一方面，为了降低成本，存储单元的尺寸持续缩小。但随着闪存技术进入1xnm 技术节点，闪存单元的耐久性和数据保持特性急剧退化，存储单元之间的耦合不断增大，工艺稳定性和良率控制问题一直无法得到有效解决，从而从技术上限制了闪存单元的进一步按比例缩小。另一方面，代替传统的浮栅闪存存储器，通过按比例缩小的方式实现高密度集成，寻找更高密度阵列架构的努力从未停止，三维存储器的概念应运而生。

2001年，Tohoku大学的T.Endoh 等人在 IBDM上首先报道了基于多晶硅浮栅存储层的堆叠环形栅的闪存概念，2006年，韩国三星电子公司的S.M. Jung 在IEDM 上报道了基于电荷俘获存储概念的双层闪存阵列的堆叠结构。但直到2007年日本东芝公司的H. Tanaka 在 VLSI 会议上报道了 BiCS（Bit-Cost Scalable） NAND 闪存结构，三维存储器的研发真正成为各大存储器公司和科研院所的重要研发方向。之后韩国三星电子公司先后提出了TCAT (Terabit Cell Array Transistor ）, VSAT (Vertical-Stacked-Array-Transistor） 和 VG-NAND（Vertical Gate NAND）结构，日本东芝公司提出了 P-BiCS（Pipe BiCS）结构，韩国海力士半导体公司提出了 STArT结构，台湾旺宏公司也提出了自己的 VG NAND 结构，这些结构均采用了电荷俘存储（charge trapping）的概念；美国美光公司和韩国海力士公司也提出了基于多晶硅浮栅存储层的三维存储器结构。各研究机构与公司开发的不同架构三维存储器如图 3.30所示。

对于这些不同架构的存储器来说，按照存储层的材料可以分为三维浮栅存储器和三维电荷俘获存储器。前者主要由美国美光公司推介，在2015年底完成了技术上的准备，由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把外围电路置于存储阵列下面来实现面积的缩减。对于三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。台湾旺宏公司推出的基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子公司推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128Gb产品，2015 年推出了48层256Gb的产品。事实上，三星电子公司的垂直沟道型三维电荷俘获存储器单元也是基于无结场效应晶体管结构，如图3.31所示。该芯片具有24层堆叠的字线（WL）。除最底层的单元选择晶体管为常规反型工作模式，其余每个字单元晶体管均为基于电荷捕获闪存无结薄膜晶体管（JL Charge Trap Flash Thin-film Transistor, JL-CTF TFT）。该器件关闭时要求多晶硅薄膜沟道（管状）处于全耗尽状态；因此，多晶硅薄膜厚度（TCH）要尽量薄。此外，进一步增加存储单元密度的强劲需求，也在不断推动缩小多晶硅薄膜沟道 TCH。与工作在反型模式（IM）的器件相比，该产品表现出更优异的性能，可提供更快速的写入/擦除（P/ E）速度，更大的内存窗口（＞12V）和更好的耐力；在150°C测试条件下，还具有优良的10年数据保留能力。具备非常陡峭的亚阈值摆幅（SS）。

目前，各个存储器公司也相继发布了各自的闪存量产计划。相比于三维浮栅闪存，三维电荷俘获闪存具有更好的器件可靠性，垂直沟道型三维电荷俘获存储器目前已成为国际上最主流的三维存储器，为了抢占市场有利地位，各大公司的竞争日趋白热化。图3.32为垂直沟道型三维电荷俘获存储器单元与能带结构示意图。

垂直沟道型三维电荷俘获闪存的关键技术是超深孔刻蚀和高质量薄膜工艺。32层的超深孔深宽比接近30：1，上下孔的直径差异要求小于10~20nm。栅介质多层薄膜不仅要求顶层和底层的厚度基本一致，对组份均匀性也提出了很高的要求。沟道材料一般为多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时还需要与栅介质之间有低缺陷密度的界面。作为一种电荷俘获存储器，存储单元之间几乎没有耦合效应。编程和擦除操作分别使用了电子和空穴的FN 隧穿。为了提高擦除速度，隧穿层通常会使用基于氧化硅和氮氧化硅材料的叠层结构。存储层一般是以氨化硅为主的高陷阱密度材料。为了降低栅反向注入，阻挡层则会使用氧化硅或氧化铝等材料。垂直沟道型三维电荷俘获闪存可靠性方面的最大挑战是电子和空穴在存储层中的横向扩散，随着三星电子公司推出产品，在存储材料方面的技术瓶颈已经获得了突破。